组合逻辑电路与时序逻辑电路的区别主要有以下几点：

1. 设计目标：组合逻辑电路的设计目标是根据输入信号的组合情况来产生输出信号，其输出只与当前输入有关，不受过去的输入信号影响。而时序逻辑电路的设计目标是通过记录过去的输入信号来产生输出信号，并且能对过去的输入信号进行存储、延迟和处理。

2. 输入输出关系：组合逻辑电路的输出只与当前输入信号有关，不考虑过去的输入信号；而时序逻辑电路的输出不仅与当前输入信号有关，还与过去的输入信号有关。

3. 存储能力：组合逻辑电路没有存储能力，仅能实现基本的逻辑运算，当输入信号变化时，输出信号也会立即变化；而时序逻辑电路具有存储能力，可以存储过去的输入信号，并根据需要延迟输出。

4. 设计方法：组合逻辑电路的设计常采用布尔代数和逻辑门的组合来实现不同的逻辑功能；而时序逻辑电路的设计需要考虑时钟信号的使用，包括寄存器、触发器和时序逻辑门等元件。

5. 实现方式：组合逻辑电路多采用硬件电路实现；而时序逻辑电路可以通过硬件电路实现，也可以通过程序编写实现。总之，组合逻辑电路是一种仅根据当前输入产生输出的电路，而时序逻辑电路是一种能够根据过去的输入产生输出并具有存储能力的电路。